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Qucs是一款實(shí)用圖形用戶(hù)界面的電路模擬器。免費(fèi)的、開(kāi)源的,它的目的是支持各種電路仿真類(lèi)型,包括直流,交流, S參數(shù),和諧波平衡分析。
圖對(duì)話(huà)框
節(jié)點(diǎn)電壓divided.V旁邊直流電壓,電流通過(guò),源V1.I。數(shù)據(jù)集列表中只列出項(xiàng)目可投入的圖形。可用的數(shù)據(jù)集項(xiàng)目,根據(jù)模擬式用戶(hù)執(zhí)行您發(fā)現(xiàn)下列類(lèi)型的在DataSet中的項(xiàng)目。
•node.V - 節(jié)點(diǎn)的節(jié)點(diǎn)直流電壓
•name.I - 直流電流通過(guò)組件的名稱(chēng)
•node.v - 交流電壓節(jié)點(diǎn)的節(jié)點(diǎn)
•name.i - 交流電流通過(guò)組件的名稱(chēng)
•node.vn - 交流噪聲電壓節(jié)點(diǎn)的節(jié)點(diǎn)
•name.in - 通過(guò)組件名稱(chēng)的AC噪音電流
•node.Vt - 瞬態(tài)電壓在節(jié)點(diǎn)的節(jié)點(diǎn)
•name.It - 瞬態(tài)電流通過(guò)組件的名稱(chēng)
•小號(hào)[1,1] - S -參數(shù)的值
請(qǐng)注意:所有的電壓和電流峰值和噪聲電壓有效值在1Hz帶寬值。
數(shù)據(jù)顯示,表格圖
在表格圖,因?yàn)橥瑯哟笮〉碾娮柚岛椭绷麟妷涸串a(chǎn)生1V。
更改組件的屬性
如果你想改變的電阻率,然后再切換回您的原理圖,通過(guò)點(diǎn)擊divider.sch選項(xiàng)卡上,按下F4快捷方式,或通過(guò)選擇仿真→數(shù)據(jù)顯示/原理圖菜單項(xiàng)。之后雙擊R1電阻。
R1電阻元件屬性對(duì)話(huà)框
在組件屬性“對(duì)話(huà)框中給定組件的所有屬性都可以編輯。一個(gè)簡(jiǎn)短的描述,以及有一個(gè)每個(gè)屬性中顯示的復(fù)選框可用于添加原理圖(或?qū)傩悦Q(chēng)和值的示意圖隱藏它)。允許的屬性值元件值標(biāo)準(zhǔn)的(1000),科學(xué)(1E - 3)可以選擇或工程(1K)數(shù)字符號(hào)。
單位
•歐姆 -電阻/Ω
•S -時(shí)間/秒
•S -電導(dǎo)/西門(mén)子
•K -溫度/開(kāi)爾文
•H -電感/亨利
•F -的電容/法拉
•赫茲 -頻率/赫茲
•V -電壓/伏
•一個(gè) -電流/安培
•瓦 -電源/瓦
•M -長(zhǎng)度/儀表(不可用獨(dú)立,見(jiàn)下文)
可用的工程后綴
•dBm的 - 10 ·日志(x/0.001)
•DB - 10 ·日志(X)
•T - 1012
•摹 - 109
•中號(hào) - 106
•K - 103
•米 - 10-3
•U - 10-6
•ñ - 10-9
•P - 10-12
•F - 10-15
•Å - 10-18
請(qǐng)注意:所有單位和工程后綴是大小寫(xiě)敏感的,還要注意在M.相沖突指定之一毫米時(shí),可以使用毫米。不能一米(1M)指定將始終作為一個(gè)毫(工程符號(hào))解釋。
源建設(shè)要求:
Linux、MacOS、Windows、FreeBSD
Qt4安裝版> = 4.6(與 qt3support)
C++編譯器
autoconf版本2.64(至少)
GNU automake 1.7.0(至少)
Flex 2.5.31(但至少2.5.9)
GNU的野牛1.875d
GNU M4(任何版本)
GNU gperf 3.0.1
ADMS 2.3.6
1、打開(kāi)Qucs,現(xiàn)在Verilog標(biāo)簽下沒(méi)有任何文件,我們只需要將我們的verilog的.v文件拷貝過(guò)來(lái)qucs就能自動(dòng)識(shí)別了。
2、一個(gè)verilog的半加器代碼,這里verilog標(biāo)簽下已經(jīng)識(shí)別到我們的文件了,如果qucs沒(méi)有刷新在Projects下重新點(diǎn)擊一下工程的名字就能看到文件添加過(guò)來(lái)了。
3、然后鼠標(biāo)點(diǎn)擊一下這個(gè)main.v,之后鼠標(biāo)移到我們的原理圖上就會(huì)出現(xiàn)一個(gè)子電路,四個(gè)端口,和我們程序里的兩個(gè)輸入兩個(gè)輸出一致。 qucs非常漂亮!
4、然后我們進(jìn)行一個(gè)數(shù)字的仿真
5、注意,在digital simulation中我們需要將model的值修改為verilog,因?yàn)檫€有一個(gè)選項(xiàng)是VHDL,所以理論上VHDL的代碼也能仿真。
6、點(diǎn)擊OK之后我們就算做好工作了,然后仿真一下,用真值表顯示一下我們的半加器是否正確。
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